Neues aus der FPGA-Welt

von Guy Eschemann am 22. Januar 2012

Xilinx hat die Version 13.4 seiner ISE Design Suite angekündigt. Neben einer erweiterten Unterstützung für die FPGAs der 7er Serie (Artix-7 und Virtex-7 XT) gibt es in der ISE 13.4 folgende neue Features:

  • MicroBlaze Micro Controller System (MCS) ist ein MicroBlaze-basierter LogiCORE IP Core, der ohne Embedded Development Toolkit (EDK) generiert werden kann
  • Im Chipscope Pro gibt es ein neues RX Margin Analysis Tool für Gigabit-Transceiver. Das Tool nutzt das Eye Scan Feature in den Transceivern 7er FPGAs um die Signalqualität auszuwerten und zu optimieren.
  • Partielle Rekonfiguration für FPGAs der Artix-7 und Virtex-7 XT Familien

Termine für FPGA-Entwickler in der kommenden Woche:

Neues aus der FPGA-Welt

von Guy Eschemann am 15. Januar 2012

Termine für FPGA-Entwickler in der kommenden Woche:

Neues aus der FPGA-Welt

von Guy Eschemann am 8. Januar 2012

Xilinx hat eine neue Entwicklungsplattform für Videodesigns, sowie Referenzdesigns zur Ansteuerung von 3D- und 4K2K-Displays angekündigt. Das ACDC (Acquisition, Contribution, Distribution and Consumption) 1.0 Board basiert auf einem Kintex-7 FPGA und ist mit  FMC-Schnittstellenkarten wie LVDS, V-by-One HS, DisplayPort oder HDMI erweiterbar. Das ACDC-Board und die Referenzdesigns sollen im Q2/2012 verfügbar sein (mehr).

Lattice und Aptina haben ein neues Low-Cost Dual Image Sensor Design angekündigt. Das Design basiert auf einem MachXO2 PLD und zwei Aptina MT9M024/MT9M034, 720P Bildsensoren. Beide Bilddatenströme werden auf einen einzelnen Bus geleitet und anschließend von einem Image Signal Processor (ISP) verarbeitet (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 18. Dezember 2011

Avnet hat eine neue Entwicklungsplattform für Motorsteuerungen, das Spartan-6 FPGA Motor Control Development Kit angekündigt (mehr).

Lattice hat die Version 1.4 der Lattice Diamond FPGA-Entwicklungsumgebung angekündigt. Die neue Version bringt einige Usability-Verbesserungen, eine erweiterte Unterstützung für die MachXO2 PLD-Familie, und erste Unterstützung für die neue LatticeECP4 FPGA-Familie (mehr).

Lattice hat ebenfalls angekündigt, den Spezialisten für mobile Low-Power FPGAs SiliconBlue für US $62 Mio. zu übernehmen (mehr).

Neues aus der FPGA-Welt

von Guy Eschemann am 11. Dezember 2011

Xilinx hat erste Muster seiner ZYNQ-7000 Extensible Processing Platform (EPP) FPGA-Familie mit integriertem ARM-Prozessorsystem an Early-Access Kunden verschickt. ZYNQ-7000 Engineering Samples für allgemeine Entwicklungen sind weiterhin für das erste Halbjahr 2012 geplant. Production-Bausteine sollen in der zweiten Jahreshälfte 2012 kommen (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 4. Dezember 2011

Altera hat mit der Auslieferung von ersten Engineering Samples seiner 28-nm Arria V FPGAs begonnen. Die Arria V Bausteine, die in 28-nm Technologie gefertigt werden, sind im Low-Power/Mid-Range Segment angesiedelt und verfügen unter anderem über 10.3125 Gbps Transceiver (mehr).

LatticeECP4

Lattice hat die LatticeECP4 FPGA-Familie angekündigt. Die neuen Bausteine sind im Low-Cost, Low-Power, Mid-Range Segment angesiedelt und verfügen über bis zu 16 6 Gbps Serializer/Deserializer (SERDES). Mit den Hard-IP basierenden Communication Engines lassen sich Schnittstellen wie PCI Express 2.1, 10 Gbit Ethernet MAC, 3-Mode Ethernet MAC oder Serial Rapid IO 2.1 realisieren. Erste Muster sollen in H1/2012 verfügbar sein, Serienbausteine sind für H2/2012 geplant (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 27. November 2011

Lattice hat eine neue SERCOS III Lösung auf Basis eines LatticeECP3 FPGAs vorgestellt. Das SERCOS III Evaluierungskit besteht aus zwei Boards und einem optionalen Expansionsmodul. Es ist insbesondere für Testimplementierungen und Performance-Messungen von SERCOS III Slave Devices auf Basis des SERCON100S Slave IP Cores in Kombination mit dem LatticeMico32 Soft-Prozessor ausgelegt (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 20. November 2011

Altera kündigte ein Entwicklungsprogramm mit Fokus auf dem Open Computing Language (OpenCL)-Standard für FPGAs und SoC-FPGAs an. Der OpenCL-Standard ist ein C-basierender offener Standard für parallele Programmierung. Das OpenCL-Programm von Altera kombiniert die hohe parallele Verarbeitungsleistung von FPGAs mit dem OpenCL-Standard für leistungsfähige System-Beschleunigungen (mehr).

Xilinx hat drei neue IP Cores angekündigt: Serial RapidIO Gen 2 v1.2 Endpoint, JESD204 v1.1 und CPRI v4.1. Diese Cores sind ab der ISE Version 13.3 verfügbar (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 13. November 2011

Altera kündigte die Version 11.1 der Quartus II-Entwicklungssoftware an. Die neue Version bietet erweiterte Unterstützung für die 28-nm-FPGAs von Altera, insbesondere für die Kompilierung der Arria V- und Cyclone V-FPGAs sowie weitergehende Unterstützung für die Stratix V-FPGAs. Die Version 11.1 bietet auch erweiterte Unterstützung für das Debugging auf Systemebene mit der System Console. Die System Console ermöglicht eine höhere Abstrahierung für das Debugging und arbeitet mit Low-Level-Tools wie mit dem SignalTap II Embedded-Logikanalysator von Altera zusammen (mehr).

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Neues aus der FPGA-Welt

von Guy Eschemann am 6. November 2011

Aldec hat die Version 9.1 seiner Active-HDL Entwicklungs- und Simulationsumgebung für FPGA-Designs angekündigt. Die neue Version unterstützt laut Aldec alle Bausteine der wichtigsten FPGA-Hersteller (mehr).

Doulos veranstaltet im Zeitraum 7.-10.11 jeden Tag ein kostenfreies, zweistündiges Easier UVM Webinar.

Xilinx und ARM laden am 15.11 zu der gemeinsamen Online-Konferenz Extensible Processing Platforms: Where ARM Processors Meet Hardware Programmability. Thema der Konferenz ist die neue Zynq-7000 Extensible Processing Platform (EPP), die  einen ARM dual-core Cortex-A9 MPCore Prozessorsystem mit einem 28nm Xilinx FPGA verheiratet.

Neue Dokumente:

  • Xilinx, High-Level Implementation of Bit- and Cycle-Accurate Floating-Point DSP Algorithms with Xilinx FPGAs [pdf]

Termine für FPGA-Entwickler in der kommende Woche:

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