Neues aus der FPGA-Welt

by Guy Eschemann on 15. Dezember 2014

Sigasi hat die Version 2.26 seines HDL-Editors angekündigt. Highlights der neuen Version sind eine verbesserte Unterstützung von Verilog und Mixed-Language Projekten in der Premium Version (mehr).

Yugo Systems hat eine neue Lösung für FPGA-Debugging angekündigt. Die EXOSTIV-Lösung besteht aus einem IP-Core, einer Probe und einer Desktop-Anwendung zur grafischen Darstellung von Signal-Waveforms. Die Datenübertragung von EXOSTIV-IP zur EXOSTIV Probe erfolgt über die in Xilinx FPGAs verfügbaren Multi-Gigabit Transceiver (mehr).

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Neues aus der FPGA-Welt

by Guy Eschemann on 8. Dezember 2014

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Neues aus der FPGA-Welt

by Guy Eschemann on 1. Dezember 2014

1414707611329Xilinx hat die Herbstausgabe des Xcell Journals mit der Titelgeschichte “Productivity Skyrockets With Xilinx’s UltraScale Architecture” veröffentlicht (online, PDF).

Altera und NewTec haben ein neues Entwicklungsboard und FPGA Referenzdesigns für Funktionale Sicherheit angekündigt. Das Functional Safety Board, zusammen mit den mitgelieferten Referenzdesigns, soll die Entwicklung von sicherheitskritischen Designs nach IEC 61508 bis zu SIL 3 (Safety Integrity Level 3) erleichtern (mehr).
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Neues aus der FPGA-Welt

by Guy Eschemann on 24. November 2014

Altera und IBM haben eine FPGA-basierende Beschleunigungsplattform vorgestellt, bei der ein FPGA und eine POWER8 CPU über IBMs Coherent Accelerator Processor Interface (CAPI) verbunden sind. Die rekonfigurierbare Plattform ermöglicht einen gemeinsamen virtuellen Speicher (“shared virtual memory “) zwischen FPGA und CPU (mehr).

158810-INFOXilinx hat die SDAccel Entwicklungsumgebung für OpenCL, C und C++ angekündigt. Das neue Mitglied der SDx Familie soll die Benutzerfreundlichkeit von CPU- und GPU-Entwicklungsumgebungen auf die Entwicklung von FPGA-basierenden Hardwarebeschleunigern übertragen. Das Herzstück von SDAccel ist der architekturoptimierende OpenCL, C und C++ Compiler, welcher u.a. eine dynamische Rekonfiguration von Hardwarebeschleunigern ermöglicht (mehr).

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by Guy Eschemann on 17. November 2014

rpro_2014.10_347Aldec hat die Version 2014.10 seines Mixed-Language Simulators Riviera-PRO angekündigt. Highlights der neuen Version sind Optimierungen bei der Simulationsperformance und ein neuer Verifikationsflow in dem sich Anforderungen aus einem Excel-Testplan mit Coverage-Ergebnissen verknüpfen lassen (mehr).

Xilinx hat einen auf Latenz optimierten 25G Ethernet MAC für FPGAs angekündigt. Der 25G Ethernet MAC and PCS LogiCORE ist Teil des Xilinx Portfolios an Data Center IPs, und ist bereits für Early-Access Kunden verfügbar (mehr).

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by Guy Eschemann on 10. November 2014

SoCAltera und MathWorks haben einen Unified Model-Based Design Workflow für Altera SoCs angekündigt. Der integrierte Hardware/Software Workflow ermöglicht die Simulation, das Prototyping, die Verification und die Implementierung von Algorithmen für FPGA und ARM Prozessor innerhalb des Altera SoCs. Dabei werden Schnittstellen zwischen dem FPGA und dem Prozessorsystem sowie Softwaretreiber automatisch generiert (mehr).

Xilinx hat sein 20 nm FPGA-Portfolio um den Kintex Ultrascale KU115 erweitert. Das Flagsschiff der Kintex Ultrascale Familie verfügt über 1.160.880 Logikzellen und 5.520 DSP Slices. Erste Bausteine wurden bereits an Kunden ausgeliefert (mehr).

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by Guy Eschemann on 3. November 2014

logo_enAltera, Lattice Semiconductor und Xilinx sind zusammen mit einigen Partnerunternehmen auf der VISION 2014 (04 – 06 November in Stuttgart) vertreten.

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by Guy Eschemann on 27. Oktober 2014

sigasiSigasi hat die Version 2.25 seines VHDL-Editors angekündigt. Highlights der neuen Version sind ein neuer Lint-Check für nicht verbundene Ports in Komponenteninstanziierungen sowie Verbesserungen bei der Quartus-Integration (mehr).

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by Guy Eschemann on 20. Oktober 2014

Enpirion Auto SmallAltera hat neun neue Automotive-qualifizierte Altera Enpirion Power System-on-Chip (PowerSoC) Bausteine angekündigt. Die Bausteine entsprechen dem Automotive Electronics Council (AEC-Q100) Qualification Standard Temperature Grade 2, einem kritischen Stresstest für Automotive ICs (mehr).

Xilinx und SAI Technology haben die Verfügbarkeit eines LTE UE (User Equipment) Software Defined Radio Referenzdesigns angekündigt. Das LTE UE Referenzdesign, welches auf dem Zynq All Programmable SoC basiert und mit Vivado HLS implementiert ist, ist auf allen Protokollebenen anpassbar (mehr).

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by Guy Eschemann on 13. Oktober 2014

Xilinx hat die Verfügbarkeit der Vivado Design Suite 2014.3 angekündigt. Highlights der neuen Version sind Verbesserungen in Vivado High-Level Synthesis (HLS), im IP Integrator, sowie neue Performance-Monitoring und -Visualisierungsfunktionen im SDK. Zusammen mit dem neuen UltraFast Embedded Design Methodology Guide sollen diese Verbesserungen die Designerproduktivität steigern (mehr).

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