FPGA-News.de

Lattice hat die Verfügbarkeit seiner MachXO2 PLDs in einem neuen 32 QFN (Quad Flatpack No-Leads) Gehäuse angekündigt. Das neue Gehäuse ist nur 5 mm x 5 mm groß und eignet sich besonders für Anwendungen mit hohen PCB-Platzanforderungen. Engineering Samples der MachXO2-256 Devices im 32 QFN Gehäuse sind ab sofort verfügbar. Production-Bausteine sind für Q3/2012 angekündigt (mehr).

Achronix hat erste Details über seine Speedster22i FPGA-Familie bekanntgegeben. Die Speedster22i FPGAs, die in der 22 nm Technologie von Intel gefertigt werden, werden in einer HD (High Density) und HP (High Performance) Variante angeboten. Beide Varianten verfügen über festverdrahtete Logik für eine Reihe von High-Speed Schnittstellen wie 10/40/100G Ethernet, Interlaken, PCI Express und DDR3. Dank dem 22 nm Prozess sowie der festverdrahteten Logik sollen die Speedster22i FPGAs laut Hersteller bis zu 50% weniger Leistung aufnehmen als vergleichbare 28 nm FPGAs. Engineering Samples der HD-Variante sollen im Q3.2012 verfügbar sein; HP-Samples sind für Q1.2013 geplant. Preisinformationen sind noch nicht bekannt.

Maxim hat ein Referenzdesign zum Schützen von Xilinx Spartan-6 FPGA Designs angekündigt. Die Lösung basiert auf einem DS28E01-100 EEPROM mit integrierter SHA-1 Engine und ermöglicht die Realisierung eines einfachen Kopierschutzes, auch bei Low-Cost FPGAs ohne Bistreamverschlüsselung (mehr).

Xilinx hat die Vivado Design Suite angekündigt. Vivado ist eine neue, IP- und System-zentrische Entwicklungsumgebung für Xilinx FPGAs ab der 7er Serie. Im Vergleich zur ISE Design Suite zeichnet sich die Vivado Design Suite durch stark reduzierte (4x)  Synthese- und Implementierungszeiten: die Place and Route Engine optimiert gleichzeitig Timing, Leitungslängen und Routing Congestion, was zu besseren und reproduzierbareren Ergebnissen führen soll. Die Vivado Design Suite wird in den Design- und System-Editionen angeboten, wobei die System-Edition zusätzliche Tools wie High-Level Synthese und System Generator for DSP beinhaltet. Die Vivado Design Suite Version 2012.1 is für Early-Access Kunden verfügbar. Die erste öffentliche Version (2012.2) soll Anfang des Sommers verfügbar sein. Später in diesem Jahr soll es eine WebPACK-Version geben, sowie die Unterstützung für Zynq-7000 EPP Bausteine (mehr).

Creonic hat ein LDPC Decoder IP-Core für die IEEE 802.11n/ac Standards angekündigt. Der Core erreicht laut Hersteller selbst auf Low-Cost FPGAs Datenraten von mehreren hundert Mbit/s und ist als VHDL-Code oder Netzliste verfügbar (mehr).

Helion veranstaltet von 24.–25. Mai 2012 in München das Image Sensor Signal Processing Seminar (ISSP). Dieses Seminar richtet sich an Ingenieure, Programmierer und Entwickler, die vor der Herausforderung stehen, ein Kamerasystem zu entwickeln oder zu programmieren. Der Schwerpunkt dieser Seminare liegt in der Beschreibung und Anwendung von  Bildvorverarbeitungsfunktionen (ISP) und deren Implementierung in ein FPGA-Targetsystem. Die Teilnehmergebühr, inklusive ein Lattice HDR-60 Camera Development Kit, beträgt EUR 1540,00 zzgl. USt.

Xilinx hat auf der NAB Show 2012 die Display Targeted Design Platform (TDP) angekündigt. Basierend auf dem ACDC 1.0 Baseboard mit Kintex-7 FPGA soll die TDP die Entwicklung von 4K2K Monitoren und hochauflösenden Projektionssystemen erleichtern. Hierfür enthält die Display TDP drei Referenzdesigns:

• HD-to-4K2K Scaler/Upconverter
• Four HD Input Mosaic
• 4K2K Frame Rate Converter 60Hz to 120Hz

Die Xilinx Display TDP soll im Q2/2012 verfügbar sein (mehr).

Auf der National Association of Broadcasters Show (NAB) 2012, die vom 14.–16. April in Las Vegas stattfindet, werden Altera und Xilinx ihre Lösungen für Broadcast-Anwendungen demonstrieren.

Auf dem Altera Stand werden folgende Lösungen demonstriert:

• 4K and multistream format conversion and delivery
• Low-cost video capture and processing solutions
• Real-time system debug and performance monitors
• VCXO replacement for BOM cost savings
• SMPTE 2022—10G video over IP
• SDI to PCI Express DMA

Auf dem Xilinx Stand werden folgende Demonstrationen gezeigt:

• Real Time Video Engine für Kintex-7
• 4K Display Targeted Design Platform
• Edge QAM Targeted Design Platform
• Video Over IP (SMPTE2022)
• VCXO Removal
• Zynq-7000 EPP

HDL Design House, hat die Verfügbarkeit von neuen Transmitter und Receiver IP Cores für die HDMI und DisplayPort Standards bekanntgegeben. Die Cores haben die entsprechenden Compliance-Tests bestanden, und unterstützen  die Versionen 1.4 von HDMI und 1.2 von DisplayPort.

Synopsys hat die Version 2012.03 seines Synplify Synthesetools angekündigt. Highlights der neuen Version sind eine um bis zu 30% reduzierte Laufzeit und neue Soft-Error Mitigation Features, u.a. das Generieren von fehlertoleranten State-Machines mit Hamming 3 Kodierung (mehr).

Die PLC2 FPGA Days 2012 Konferenz findet vom 19. bis 21. Juni 2012 in Stuttgart statt und bietet sowohl Neueinsteigern wie auch “alten Hasen” ein attraktives Programm rund um die XILINX FPGA Technologie. Traditionell sind die “PLC2 FPGA Days” wieder in eine klassische Konferenz und das “Easy-Start” Programm geteilt.

In der Konferenz präsentieren PLC2-Trainer wie auch Gastredner in 48 Vorträgen die neuesten Entwicklungen rund um die XILINX FPGAs. Neben Logik Design, DSP und High Speed/Connectivity ist der neuen ZYNQ-Technologie und Embedded Design ein breiter Raum gewidmet.

Die “Easy-Start” Reihe ist für Neu-und Wieder- Einsteiger konzipiert und ermöglicht einen schnellen und leichten Einstieg in die FPGA Entwicklung. In 12 praxisorientierten Vorträgen mit einem hohen Praxisanteil lernt der Teilnehmer alle wesentlichen Aspekte der FPGA Entwicklung kennen. Alle Übungen werden mit einem Spartan-6 Board durchgeführt, welches der Teilnehmer anschließend behalten kann.

Altera hat die Auslieferung der Cyclone V-FPGAs in 28-nm-Technolgie bekanntgegeben. Die Familie bietet eine um bis zu 40 % geringere Gesamt-Leistungsaufnahme und bis zu 30 Prozent geringere statische Leistungsaufnahme als die Vorgänger-Generation. Die Cyclone V-FPGAs haben zudem stromsparende serielle Transceiver mit 88 mW je Kanal bei 5 Gbit/s. Darüber hinaus sind vielfältige Hard-IP-Blöcke integriert, wie Speicher-Controller für 400-MHz-DDR3 oder Hard-IP für PCI Express Gen2. Entwicklungsmuster und Software-Unterstützung stehen für die Cyclone V-FPGAs ab sofort zur Verfügung (mehr).

Lattice Semiconductor hat ein Bridge-Design für den Sony IMX136 Bildsensor angekündigt. Das Design basiert auf einem MachXo2 PLD, und ermöglicht den Anschluss eines Sony IMX136 Bildsensors mit seriellen subLVDS I/Os an einen Image Signal Processor (ISP) mit paralleler CMOS-Schnittstelle (mehr).

Xilinx hat die Verfügbarkeit der Defense-Grade Virtex-6Q FPGA-Familie bekanntgegeben. Zusammen mit dem Xilinx Security Monitor (SECMON) IP-Core bieten Virtex-6Q FPGAs eine Vielzahl an Features gegen Einbruch (Tamper) und Fälschung (Counterfeit) (mehr).

Altera und TSMC haben die gemeinsame Entwicklung eines ersten “Test-Vehicles” für 3D-ICs auf Basis des CoWoS (Chip-on-Wafer-on-Substrat)-Prozesses von TSMC bekanntgegeben. Heterogene 3D-Chips sind ein innovativer Weg zur Überwindung des Gesetzes von Moore, indem mehrere Technologien wie Analog, Logik und Speicher in einem Baustein vereint werden (mehr).

Nächste Termine für FPGA-Entwickler:

• 26.03.12 – 27.03.12
  Easy Start Connectivity , PLC2, Frankfurt
• 26.03.12
  Fast-track Verilog for VHDL Users, PLC2, München
• 26.03.12
  Comprehensive Verilog, Doulos, München
• 26.03.12
  SystemC Modeling Using TLM-2.0, Doulos, München
• 27.03.12 – 29.03.12
  DSP Design using System Generator, PLC2, München
• 27.03.12 – 29.03.12
  SystemVerilog – Advanced Verification for ASIC/FPGA Design, Trias, München
• 28.03.12 – 29.03.12
  Compact FPGA 7 Series, PLC2, Frankfurt

Altera hat den Produktionsbeginn der ersten 28-nm-High-Performance-FPGAs gemeldet. Die Stratix V-FPGAs werden mit dem 28HP-Prozess von TSMC gefertigt. Insgesamt acht Stratix V-Mitglieder sind bereits in Produktion, und werden von der Quartus II 11.1 Software unterstützt (mehr).

Lattice hat sein HDR-60 Video Camera Development Kit um eine neue grafische Benutzeroberfläche erweitert. Über diese lässt sich jetzt die eingebaute Bildverarbeitungs-IP von Helion leichter konfigurieren (mehr).

Sigasi hat die Version 2.3 seines VHDL-Editors angekündigt. Highlights der neuen Version sind die Hierarchieansicht und die Erkennung von unbenutzten Deklarationen (mehr).

Xilinx und Micron haben die Anbindung eines RLDRAM-3 Speichers an einem Virtex-7 FPGA demonstriert. RLDRAM-3 ist ein neuer Speicherstandard für High-End Netzwerkanwendungen, die besonders niedrigere Latenzzeiten benötigen. Ein RLDRAM-3 Controller IP Core soll in der Xilinx ISE Design Suite 14.3 enthalten sein, die für September 2012 geplant ist (mehr).