Neues aus der FPGA-Welt

by Guy Eschemann on 30. März 2015

osvvm_logoSynthworks hat die Version 2015.03 der Open Source VHDL Verification Methodology (OSVVM) angekündigt. Die Änderungen in der neuen Version betreffen ausschließlich das AlertLogPkg (mehr).

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Neues aus der FPGA-Welt

by Guy Eschemann on 23. März 2015

Xilinx hat die Verfügbarkeit eines 100G IEEE 802.3bj Reed-Solomon FEC (RS-FEC) IP Cores angekündigt, welcher für optische Schnittstellen wie SR4, CWDM4, PSM4 oder ER4f benötigt wird (mehr).

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Neues aus der FPGA-Welt

by Guy Eschemann on 16. März 2015

Aldec hat die Version 2015.02 des Riviera-PRO Simulators angekündigt. Highlight der neuen Version ist die Möglichkeit, Code-Coverage Ergebnisse von mehreren Simulationen zu vergleichen (“test ranking of code coverage results”) (mehr).

Avnet Electronics Marketing hat alles Workshops der letzten X-fest Veranstaltung auf der Webseite 2014 X-fest On Demand öffentlich zugänglich gemacht.

1425420378410Xilinx hat die SDSoC Entwicklungsumgebung für All Programmable SoCs und MPSoCs angekündigt. Das dritte Mitglied der “SDx” Familie soll es auch Softwareentwicklern ohne Hardwarekenntnisse ermöglichen, SoC- und MPSoC-Bausteine zu verwenden. SDSoC, welches auf der Eclipse-Plattform basiert, bietet System-Level Profiling, automatische Softwarebeschleunigung mit programmierbarer Logik, und die automatische Erstellung von System-Konnektivität (mehr).

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by Guy Eschemann on 8. März 2015

1424298131721Xilinx hat die Winterausgabe des Xcell Journals veröffentlicht. Die Titelgeschichte “16nm UltraScale+ Devices Yield 2-5X Performance/Watt Advantage” beschäftigt sich mit der vor kurzem angekündigten Ultrascale+ FPGA- und MPSoC-Familie (PDF-Ausgabe, Online-Ausgabe).

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Neues aus der FPGA-Welt

by Guy Eschemann on 2. März 2015

Documentation.previewSigasi hat die Version 2.27 seines VHDL-Editors angekündigt. Highlight der neuen Version ist der PDF-Dokumentationsgenerator für HDL-Designs (mehr).

Xilinx hat eine neue UltraScale+ FPGA-Familie angekündigt. UltraScale+ Bausteine werden in dem 16 nm FF+ FinFET Prozess von TSMC gefertigt und sind somit bis zu 30% energieeffizienter als ihre 20 nm Vorgänger. UltraScale+ Bausteine verfügen zudem über neue 4K x 72 (32 KB) UltraRAM Blöcke, welche das bisherige Angebot an On-Chip SRAM (Distributed LUT-RAM, BlockRAM) ergänzen. Teil der UltraScale+ Familie sind ebenfalls neue Zynq UltraScale+ MPSoCs mit vier 64-Bit ARM Cortex-A53 Kernen, MALI GPU und DDR4-Controller (mehr).

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by Guy Eschemann on 23. Februar 2015

Altera hat eine Zusammenarbeit mit Mentor Graphics angekündigt mit dem Ziel, virtuelle Vista Plattformen für Alteras gesamte SoC FPGA Portfolio anzubieten (mehr).

SynthWorks hat die Version 2015.01 der Open-Source VHDL Verfication Methodoloy (OSVVM) angekündigt. Highlights der neuen Version sind drei neue Packages: AlertLogPkg (Ersatz für “assert” Statements), TranscriptPkg (ermöglicht den Zugriff auf eine globale Transkript-Datei aus allen Teilen der Testbench) und OsvvmGlobalPkg (globale Parameter für Coverage-Modelle) (mehr).

Xilinx und BEEcube haben eine Millimeterwellen (mmWave) Prototyping-Plattform für neue 5G Applikationen angekündigt. Die Plattform, welche aus einem Xilinx 256QAM 500MHz mmWave Modem IP und der BEEcube BEE7 Basisband-Plattform besteht, eignet sich laut Hersteller für 60 GHz Backhaul Anwendungen (mehr).

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by Guy Eschemann on 15. Februar 2015

hes7_x12000_lg_613Aldec hat ein neues, auf Virtex-7 FPGAs basierendes, Prototyping-System für SoC und ASIC Designs angekündigt. Das neue HES-7 Board (HES7XV12000BP)  umfasst sechs Xilinx Virtex-7 2000T FPGAs im FLG1925 Package, und ermöglicht laut Hersteller eine Kapazität von bis zu 72 M ASIC Gates pro Board. Über die HES-7 Backplane (HES7-BPx4) lassen sich zudem mehrere HES-7 Boards verbinden um Gesamtkapazitäten von bis zu 288 M ASIC Gates zu erreichen (mehr).

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by Guy Eschemann on 8. Februar 2015

Der Speicherhersteller Micron hat Pico Computing übernommen. Zum Produktangebot von Pico Computing gehört u.a. ein Hybrid Memory Cube (HMC) Controller IP Core (mehr).

Der FPGA-Hersteller Tabula schließt nach 12 Jahren. Highlight der Tabula FPGAs war die innovative Spacetime Architektur, welche eine dynamische Rekonfiguration im GHz-Takt und somit eine effiziente Wiederverwendung von Logikressourcen ermöglichte (mehr).

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by Guy Eschemann on 2. Februar 2015

alint_cdc_img_01Aldec hat ALINT-PRO-CDC, ein neues Werkzeug zur Verifikation von Clock-Domain Crossings (CDCs) angekündigt. ALINT-PRO-CDC unterstützt eine statische Verifikation von CDCs, sowie die Generierung von SDC Constraints und eine dynamische funktionale Verifikation dank der die Riviera-PRO Integration (mehr).

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Neues aus der FPGA-Welt

by Guy Eschemann on 26. Januar 2015

logoPLDA hat QuickPlay, eine neue High-Level Entwicklungsumgebung für FPGA Anwendungen angekündigt. QuickPlay soll Softwareentwicklern ohne Hardwarekenntnisse die Entwicklung von Systemen mit benutzerdefinierten Hardware ermöglichen. Dazu bietet QuickPlay die Möglichkeit,  Algorithmen in C/C++ in einer vertrauten Eclipse-Umgebung einzugeben, zu testen und zu debuggen (mehr).

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