US-Startup SiliconBlue, Spezialist für Low-Power FPGAs, liefert seine iCE65 mobileFPGAs in zwei neuen Gehäuseformen:
Die iCE65L01F-TCB81 und iCE65P04F-TCB121 sind ab sofort erhältlich (mehr).
Lattice ispLEVER 1.4 verfügbar
Lattice hat diese Woche eine neue Version der ispLEVER Entwicklungsumgebung bereitgestellt. Neuheiten in diesem Release sind das Synopsys Synplify Pro Synthesetool mit der HDL Analyst Erweiterung, sowie ein optimierter Fitter für die ispMACH 4000ZE CPLDs (mehr).
Neues Betriebssystem für Actel SmartFusion FPGAs
Das Linux-kompatible Unison Echtzeit-Betriebssystem von RoweBots unterstützt jetzt auch die Actel SmartFusion Bausteine. Eine Unison-Basisversion stellt Actel kostenlos zur Verfügung (mehr).
Actel Libero unterstützt Windows 7
Die neueste Version der Libero Entwicklungsumgebung für Actel FPGAs läuft jetzt auch unter Windows 7 (mehr).
FPGA World 2010 in München
Am 10. September findet in München die FPGAworld 2010 Konferenz statt.
Sommerausgabe des Xilinx Xcell Journals verfügbar
Den Schwerpunkt der Ausgabe 72 bilden die neuen FPGAs der 7er Serie. Außerdem enthalten sind unter anderem folgende Beiträge:
Marktanteil von Xilinx fällt unter 50%
Via ElectronicsWeekly.com: laut einer Studie von L-Mar Associates liegt der Markanteil von Xilinx in der ersten Jahreshälfte zum ersten Mal seit 2003 unter 50%. Die ersten Plätze sind wie folgt belegt:
Aus der Forschung:
Neues Programmiergerät für Actel FPGAs: der FlashPro4 unterstützt Actels Flash FPGA Familien IGLOO, ProASIC3, SmartFusion und Fusion. Das Programmieren und Debuggen von Embedded-Prozessoren über Actels SoftConsole IDE wird ebenfalls unterstützt. Der Preis liegt bei US $49 (mehr).
Xilinx ISE12.2 ist jetzt verfügbar und enthält unter anderem einen neuen Design Flow für partielle Rekonfigurierung und Verbesserungen in der “intelligenten” Clock-Gating Technologie, die die dynamische Leistungsaufnahme von Virtex-6 Block RAMs um bis zu 24% reduzieren soll (mehr).
Altera hat die Erweiterung seiner Arria II GX-FPGAs um schnelle 6,375-Gbit/s-Transceiver und Unterstützung von 1,25-Gbit/s-LVDS bekanntgegeben. Außerdem wird das Portfolio um die neuen Arria II GZ-Varianten ergänzt. Damit bieten die 40-nm-FPGAs der Arria II-Familie die Strom sparendsten 6-Gbit/s-Transceiver-Lösungen auf dem Markt, mit bis zu 50 Prozent geringerer statischer Leistungsaufnahme im Vergleich zu Wettbewerbsprodukten.
Die neuen Arria II GX-FPGAs bieten bis zu sechzehn 6,375-Gbit/s-Transceiver und schnellere I/Os im Vergleich zu den vorhergehenden Arria II-FPGAs.
Die neuen Arria II GZ-FPGAs bieten bis zu 24 Transceiver mit 6,375 Gbit/s, DDR3-Schnittstellen mit 400 MHz und bis zu 726 I/Os. Außerdem wurde die Performance erhöht, indem im Vergleich zur ursprünglichen Arria II GX-Familie Hardware-IP für PCIe Gen2, 30 Prozent mehr Multiplizierer und 25 Prozent mehr Anwender-Logik-Ressourcen zur Verfügung stehen.
Die Arria II GX-FPGAs sind bereits lieferbar und werden von der aktuellen Quartus® II Design Software Version 10.0 unterstützt. Die Arria II GZ-Bausteine werden von der Version 10.1 unterstützt, wenn sie ab dem 4. Quartal 2010 verfügbar sind.
Altera kündigt die Version 10.0 der Quartus II-Entwicklungssoftware für CPLD-, FPGA- und HardCopy® ASIC-Designs. Laut Altera soll diese neue Software zwei- bis dreimal schnellere Kompilierungszeiten für hochkomplexe Designs als der nächste Wettbewerber ermöglichen. Die neueste Version unterstützt auch die 28-nm-FPGAs der Stratix V-Familie.
Die neue Software-Version beinhaltet u.a. Verbesserungen bei den Place&Route-Algorithmen, dem TimeQuest Timing-Analyzer und der PowerPlay-Technologie. Damit können Anwender der Stratix V-FPGAs schnellere Kompilierungszeiten, eine Logikausnutzung von 90 Prozent, eine schnellere Timing-Fixierung und eine sehr geringe Leistungsaufnahme erreichen.
Die Quartus II-Software Version 10.0 bietet auch ein neues Transceiver-Toolkit, mit dem Leiterplatten-Entwickler die Signalintegrität der Transceiver verifizieren können, und zwar parallel zur, oder noch vor der Applikations-Entwicklung. Das Toolkit ermöglicht optimierte Timing-Margen und Augenöffnungen durch das Fine-Tuning der Transceiver-Parameter und die Darstellung der Bit-Fehlerrate (BER). Mit einer benutzerfreundlichen Bedienoberfläche (GUI) haben Entwickler von High-Speed-Designs einfachen Zugriff auf alle Transceiver-Einstellungen wie Pre-Emphasis, Equalization, VOD, Augendiagramme (EyeQ) und Sampling-Position.
Lattice hat diese Woche den ispLEVER Nachfolger Diamond eingeführt. Lattice FPGA-Entwickler können sich auf eine stark überarbeitete Entwicklungsumgebung freuen, die insbesondere auf kostensensitive, Low-Power Designs optimiert ist.
Die Diamond Software gibt es in einer kostenlosen und in einer “subscription” Version. Beide verwenden Synopsys Synplify Pro als Synthesetool und Aldec Active-HDL als Simulationsumgebung.
Altera gibt die Serienfertigung des komplexesten Bausteins aus der 40-nm-Stratix IV-Familie bekannt. Der Stratix IV E-Baustein EP4SE820 bietet 820 000 Logikelemente und adressiert High-end-Anwendungen, wie ASIC-Prototyping, drahtgebundene und drahtlose Kommunikation, Verteidigungstechnik, Computing und Speichersysteme. Damit ist nun die komplette Stratix IV-Familie in 40-nm-Technologie in der Serienfertigung.
Die Xilinx FPGA Connectivity Targeted Reference Designs für Spartan-6 und Virtex-6 haben die PCI-SIG Compliance und Interoperability Tests für PCI Express bestanden. Das Spartan-6 Design wurde in der Konfiguration PCIe 1.1 Single-Lane mit 2.5 Gbps getestet, das Virtex-6 Design hat den PCIe 2.0 x4-Lane Gen2 mit 5 Gbps bestanden.
