Neues aus der FPGA-Welt

by Guy Eschemann on 25. Mai 2015

FunctionalSafetySmallAltera hat eine neue Version des Industrial Functional Safety Data Packages angekündigt. Die Version 3 des Packages bietet TÜV-zertifizierte Toolflows, IPs und Bausteine (inkl. Cyclone V FPGAs) für industrielle Sicherheitsapplikationen nach IEC 61508 bis zum Safety Integrity Level (SIL) 3 (mehr).

Altera hat ebenfalls die Verfügbarkeit des Cyclone V-basierenden SafeFlex Functional Safety Development Kit vom Partner NewTec angekündigt. Das Kit ist eine Entwicklungsplattform für sicherheitskritische Anwendungen, welches die Vorgaben der IEC 61508 bis SIL 3 und ISO 13849 bis Pl e Kat 4 erfüllt (mehr).

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by Guy Eschemann on 18. Mai 2015

QuartusSpectraqSmallAltera hat die Spectra-Q Engine für seine Quartus II Design Software angekündigt. Spectra-Q umfasst schnellere Algorithmen (u.a. für Synthese und Place-and-Route), eine neue hierarchische Designdatenbank und eine neue einheitliche Kompilertechnologie. Die neue Technologie verspricht schnellere Kompilierungszeiten sowie die Möglichkeit, Teile des Designs inkrementell zu optimieren. Der neue BluePrint Platform Designer, welcher auf Spectra-Q aufbaut, ermöglicht ein schnelleres I/O Design durch Echtzeit-Design Rule Checks. Mit dem neuen A++ High-Level Synthesis Compiler lassen sich zudem IP Cores in C oder C++ entwickeln (mehr).

Altera hat zudem die Quartus II Version 15.0 angekündigt. Highlights der neuen Version sind neue Hybrid Memory Cube (HMC) und HMDI 2.0 Megacores für Arria 10 FPGAs und SoCs (mehr).

Xilinx hat die Frühlingsausgabe des Xcell Journals mit der Titelgeschichte “All Programmable Abstractions: Programming Your Way” angekündigt.

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by Guy Eschemann on 11. Mai 2015

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by Guy Eschemann on 3. Mai 2015

Aldec hat die Version 10.2 seiner Active-HDL FPGA-Designplattform angekündigt. Highlights der neuen Version sind Verbesserungen der Simulationsperformance, sowie Erweiterungen bei der Unterstützung von VHDL-2008 und SystemVerilog Konstrukten (Release Notes, What’s New Presentation).

Xilinx hat die Version 2015.1 der Vivado Design Suite angekündigt. Highlights der neuen Version sind die neue Vivado Lab Edition, eine neue interaktive Analyse von Clock-Domain Crossings, schnellere Simulations-Flows und eine fortgeschrittene In-System Performance-Analyse im Software Development Kit (Release Notes).

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by Guy Eschemann on 27. April 2015

AES-KCU-JESD-G-kit1Avnet Electronics Marketing hat ein neues Xilinx Kintex UltraScale FPGA DSP Development Kit mit JESD204B Schnittstelle angekündigt. Das Kit besteht aus einem Xilinx KCU105 Evaluation Board (mit Kintex UltraScale XCKU040 FPGA) und einer Analog Devices AD-FMCDAQ2 High-Speed Analog FMC Karte (mit AD9680 Dual 14-Bit 1.0 GSPS, JESD204B ADC und AD9144 Quad 16-Bit, 2.8 GSPS JESD204B Transmit DAC). Die Datenakquisition wird von einem Ubuntu Linux System gesteuert, welches im FPGA auf einem MicroBlaze Soft-Processor läuft (mehr).

Sigasi hat die Version 2.28 seines HDL-Editors angekündigt. Highlights der neuen Version sind eine neue Überprüfung von Arraygrößen (bei Zuweisungen) sowie die Unterstützung von Mixed-Language (VHDL/Verilog) Projekten bei der Verwendung eines externen Compilers wie Aldec Riviera PRO, Xilinx ISim oder ModelSim (mehr).

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by Guy Eschemann on 20. April 2015

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by Guy Eschemann on 13. April 2015

TSMCsmallAltera und TSMC haben eine neue UBM-freie (Under-Bump Metallization-freie) WLCSP (Wafer-Level Chip Scale Package) Packaging-Technologie für MAX10 FPGAs angekündigt. Der neue Ansatz ermöglicht extrem niedrige Gehäusehöhen von weniger als 0.5 mm (inkl. Lötball), und eignet sich somit für den Einsatz in platzknappen Anwendungen wie Sensoren oder tragbaren Geräten (mehr).

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by Guy Eschemann on 5. April 2015

Xilinx hat neue IP Cores für SMPTE ST 2022 Video-over-IP angekündigt. Es werden folgende Varianten unterstützt:

  • ST 2022-1,2 für die Übertragung von MPEG-2 Transportströmen mit konstanter Datenrate über IP-Netzwerke
  • ST 2022-5,6 für mehrkanaliges Senden und Empfangen von SD/HD/3G-SDI Video über 10G Ethernet Netzwerke
  • SMPTE ST 2022-7 Seamless (Hitless) Protection Switching Standard
  • Eine High-Channel Count Video-over-IP Forward Error Correction (FEC) Engine welche bis zu 512 Transportströme verarbeiten kann
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by Guy Eschemann on 30. März 2015

osvvm_logoSynthworks hat die Version 2015.03 der Open Source VHDL Verification Methodology (OSVVM) angekündigt. Die Änderungen in der neuen Version betreffen ausschließlich das AlertLogPkg (mehr).

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by Guy Eschemann on 23. März 2015

Xilinx hat die Verfügbarkeit eines 100G IEEE 802.3bj Reed-Solomon FEC (RS-FEC) IP Cores angekündigt, welcher für optische Schnittstellen wie SR4, CWDM4, PSM4 oder ER4f benötigt wird (mehr).

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