Altera kündigt die Version 10.0 der Quartus II-Entwicklungssoftware für CPLD-, FPGA- und HardCopy® ASIC-Designs. Laut Altera soll diese neue Software zwei- bis dreimal schnellere Kompilierungszeiten für hochkomplexe Designs als der nächste Wettbewerber ermöglichen. Die neueste Version unterstützt auch die 28-nm-FPGAs der Stratix V-Familie.
Die neue Software-Version beinhaltet u.a. Verbesserungen bei den Place&Route-Algorithmen, dem TimeQuest Timing-Analyzer und der PowerPlay-Technologie. Damit können Anwender der Stratix V-FPGAs schnellere Kompilierungszeiten, eine Logikausnutzung von 90 Prozent, eine schnellere Timing-Fixierung und eine sehr geringe Leistungsaufnahme erreichen.
Die Quartus II-Software Version 10.0 bietet auch ein neues Transceiver-Toolkit, mit dem Leiterplatten-Entwickler die Signalintegrität der Transceiver verifizieren können, und zwar parallel zur, oder noch vor der Applikations-Entwicklung. Das Toolkit ermöglicht optimierte Timing-Margen und Augenöffnungen durch das Fine-Tuning der Transceiver-Parameter und die Darstellung der Bit-Fehlerrate (BER). Mit einer benutzerfreundlichen Bedienoberfläche (GUI) haben Entwickler von High-Speed-Designs einfachen Zugriff auf alle Transceiver-Einstellungen wie Pre-Emphasis, Equalization, VOD, Augendiagramme (EyeQ) und Sampling-Position.