Altera hat mit der Auslieferung von ersten Engineering Samples seiner 28-nm Arria V FPGAs begonnen. Die Arria V Bausteine, die in 28-nm Technologie gefertigt werden, sind im Low-Power/Mid-Range Segment angesiedelt und verfügen unter anderem über 10.3125 Gbps Transceiver (mehr).
Lattice hat die LatticeECP4 FPGA-Familie angekündigt. Die neuen Bausteine sind im Low-Cost, Low-Power, Mid-Range Segment angesiedelt und verfügen über bis zu 16 6 Gbps Serializer/Deserializer (SERDES). Mit den Hard-IP basierenden Communication Engines lassen sich Schnittstellen wie PCI Express 2.1, 10 Gbit Ethernet MAC, 3-Mode Ethernet MAC oder Serial Rapid IO 2.1 realisieren. Erste Muster sollen in H1/2012 verfügbar sein, Serienbausteine sind für H2/2012 geplant (mehr).
Termine für FPGA-Entwickler in der kommenden Woche:
- 05.12.11 – 06.12.11
Easy Start DSP , PLC2, München - 05.12.11 – 09.12.11
Professional VHDL, PLC2, Freiburg - 05.12.11 – 06.12.11
High Speed Memory Interfacing, PLC2, Stuttgart - 05.12.11
SystemVerilog for FPGA/ASIC Design, Doulos, München - 05.12.11
UVM Adopter Class, Doulos, München - 05.12.11
OVM Adopter Class, Doulos, München - 06.12.11
Comprehensive Verilog, Doulos, München - 07.12.11 – 09.12.11
Signal Integrity, PLC2, München - 07.12.11 – 09.12.11
Embedded Systems Design, PLC2, Frankfurt - 07.12.11 – 08.12.11
High Level C/C++ Synthesis for FPGA/ASIC Design, Trias, München